Чтобы посмотреть этот PDF файл с форматированием и разметкой, скачайте его и откройте на своем компьютере.
БЕЛОРУССКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ
ФАКУЛЬТЕТ РАДИОФИЗИКИ И ЭЛЕКТРОНИКИ
Кафедра информатики
МЕТОДИЧЕСКИЕ УКАЗАНИЯ
к лабораторной работе
“ЛОГИЧЕСКОЕ МОДЕЛИРО
ВАНИЕ”
по спецкурсу
“
Автоматизация проектирования в электронике
”
МИНСК
199
9
Автор
-
составитель кандидат технических наук
И. М. Шевкун
.
Утверждено на заседании кафедры информатики
”
11
”
мая 1999 г.,
протокол
№
11
.
Рецензент
кандидат технических наук, доцент В. С. Садов.
© Белгосуниверситет, 19
99
ВВЕДЕНИЕ
Системы автоматизированного проектирования (САПР) широко испол
ь
зуются для разработки интегральных схем (ИС) и электронных устройств на
дискретных элементах. Маршрут проектирования каждого из упомянутых и
з
делий включает ряд типовых задач. Одно
й из таких задач является логическое
моделирование.
В настоящее время наибольшее распространение получили интегрир
о
ванные САПР, позволяющие в рамках одной системы спроектировать изделие,
либо выполнить основные проектные процедуры. Именно такой САПР являе
т
ся
DesignLab
7.1
. Она позволяет подготовить библиотеки компонентов схемы,
описать рисунок схемы, выполнить логическое, схемотехническое, а если
н
е
обходимо, то и логико
-
схемотехническое (смешанное) моделирование, ра
з
ме
с
тить компоненты на печатной плате и пр
овести разводку соединений как в
ручном, так и в автоматическом режимах.
Цель работы: ознакомиться с компьютерной системой проектирования
электронных схем
DesignLab
,
изучить способы описания цифровых компоне
н
тов схемы, выполнить логическое моделирование пр
едложенных преподават
е
лем схем.
1. ЛОГИЧЕСКОЕ МОДЕЛИРОВАНИЕ
1.1. ОБЩИЕ ПОЛОЖЕНИЯ
Математическое моделирование электронной схемы представляет собой
замену электронной схемы ее математической моделью и исследование в дал
ь
нейшем электронной схемы на модели.
В случае логического моделирования
электронной схемы математической моделью схемы (ММС) является система
логических уравнений, представляющих собой совокупность математических
моделей компонентов схемы. При этом одной логической переменной опис
ы
ваются вход
ы и выходы компонентов, объединенные единой связью (узел сх
е
мы). В общем виде математическую модель схемы можно записать
[1]
V
'
=
F
(
V
,
U
)
,
(1)
где
U
-
вектор входных переменных,
V
-
вектор выходных и внутренних пер
е
менных в момент времени
t
,
V
'
-
вектор
выходных и внутренних переменных
схемы в момент времени
t
'
=
t
+
t
,
F
-
оператор преобразования дискретных п
е
ременных.
Переменные в векторах
U
и
V
дискретные величины. При логическом
моделировании применяются модели с разным количеством возможных знач
е
ний п
еременных (разной значности). В двузначных моделях
U
и
V
булевы
переменные. При этом один из электрических уровней (как правило низкий)
принимается за 0, а другой (обычно высокий)
-
за 1. Переход сигнала из одного
состояния в другое считается мгновенным.
Достаточно часто привлекаются трехзначные модели, где 0 и 1 имеют
обычный смысл, а третье значение (
X
) обозначает либо переход из одного с
о
стояния в другое, либо неопределенное состояние. В пятизначных моделях
четвертое значение (
H
)
обозначает переход из
0 в 1, а пятое значение (
L
)
-
п
е
реход из 1 в 0. Если моделируемое устройство содержит компоненты, пер
е
ключаемые в высокоимпедансное состояние, приходится вводить еще одно
значение, обозначаемое
Z
. Представляют интерес и модели с большей значн
о
стью.
При лог
ическом моделировании используются функциональные модели
компонентов. Функциональная модель представляется в виде
“
черного ящика
”
,
для которого связь между входными и выходными сигналами задается в виде
булевых уравнений, либо таблиц истинности. В таких мо
делях внутренняя
структура компонента не рассматривается. Простейшими моделями комбин
а
ционных логических элементов
-
схем И, ИЛИ, НЕ и других, являются реал
и
з
у
емые ими соответствующие булевы функции. При многозначном моделир
о
в
а
нии модель компонента задаетс
я с помощью многозначной таблицы исти
н
н
о
сти. В моделях, учитывающих временные задержки, задаются величины з
а
держек сигнала при переключении компонентов.
4
1.2. МЕТОДЫ ЛОГИЧЕСКОГО МОДЕЛИРОВАНИЯ
При логическом моделировании решаются следующие задачи: провер
ка
логики работы схемы, анализ переходных процессов, определение надежности
работы схемы в зависимости от разброса параметров компонентов, генерация
тестов и некоторые другие. Метод моделирования выбирается с учетом поста
в
ленной задачи. Основными отличител
ьными чертами методов являются: сп
о
соб учета времени распространения сигнала в схеме, способ кодирования си
г
налов, очередность моделирования компонентов, способ реализации модели в
компьютере.
В зависимости от способа учета времени распространения сигнала
мет
о
ды делятся на синхронный (без учета задержек в компонентах схемы) и аси
н
хронный (с учетом задержек); в зависимости от способа представления сигн
а
лов
-
на двоичный и многозначный (троичный, пятизначный и т.д.), по орган
и
зации очередности моделирования
-
сквозной и событийный, по способу орг
а
низации работы программы моделирования
-
на метод компиляции и метод и
н
терпретации.
Асинхронное логическое моделирование
Асинхронное моделирование заключается в вычислении сигналов на в
ы
ходах всех логических элементов
схемы в соответствии с ее моделью (1). При
асинхронном моделировании требуется определить не только состояние на в
ы
ходе компонента (0 или 1), но и момент времени, когда произошло изменение.
Для этого выбирается временной шаг
, как наибольший общий делите
ль вр
е
мен задержек компонентов схемы и управляющих воздействий. Время модел
и
рования Т разбивается на
n
=
T
/
интервалов и в соответствии с (1) рассчитыв
а
ются значения уровней во всех узлах схемы в конце каждого интервала.
Следует отметить, что соотношение (1
) представляет собой набор явных
формул, позволяющих рассчитать состояние схемы в любой момент времени,
однако для сложных схем, которые как правило и встречаются на практике, т
а
кой расчет очень трудоемок. Для сокращения затрат на асинхронное моделир
о
вание
схем используется событийный алгоритм.
Анализ работы дискретных устройств показывает
[2]
, что в активном с
о
стоянии одновременно находятся лишь 1
-
2,5% всех компонентов схемы. О
т
сюда следует, что существенное уменьшение времени моделирования можно
достичь,
если каждый раз моделировать только те компоненты, у которых и
з
менились входные сигналы. В этом и заключается принцип событийного мод
е
лирования. Событие в системах событийного моделирования
-
это изменение
состояния какого
-
либо элемента и связанных с ним ц
епей.
В системах асинхронного событийного моделирования время моделир
о
вания изменяется не постепенно с заранее заданным шагом
, а в моменты воз
-
5
никновения событий. Эти моменты определяются задержками логических эл
е
ментов, которые в общем случае различн
ы.
Результаты асинхронного моделирования представляются в виде време
н
ных диаграмм, по которым анализируется работа устройств, в частности выя
в
ляются критические состязания, статические и динамические риски сбоев.
Асинхронное моделирование позволяет в рамка
х логического моделирования
наиболее полно исследовать работу схемы, однако в ряде случаев даже при с
о
бытийном подходе затраты очень велики.
Синхронное логическое моделирование
Если при логическом моделировании достаточно проверить только лог
и
ку работы схе
мы, то есть нужно промоделировать все стационарные состояния
схемы, такое моделирование называется синхронным. ММС в этом случае им
е
ет вид
V
=
F
(
V
,
U
)
,
(2)
причем если рассматривается комбинационная схема без обратных связей, с
о
отношение (2) становится
еще проще
V
=
F
(
U
)
.
(3)
Последнее соотношение представляет собой набор явных формул, пр
и
чем в отличие от (1) здесь не содержится задержек, поэтому счет по формулам
(3) более простой. Еще большее ускорение удается получить при использов
а
нии компилятивно
го метода. Суть его состоит в том, что при логическом мод
е
лировании моделирующая программа не решает непосредственно (3), а строит
вторичную программу, настроенную на решение (3), то есть моделирующая
программа представляет собой транслятор с языка описани
я моделируемых
схем. Ясно, что при многократном моделировании сложных логических схем,
что требуется, например, при верификации схемы
[3]
, программа
-
транслятор
работает значительно более эффективно чем программа
-
интерпретатор. В н
е
которых случаях удается и
спользовать компилятивный метод и для схем с о
б
ратными связями, однако т.к. общего подхода к решению этой задачи нет, пр
о
граммы
-
компиляторы имеют ограниченное применение.
Соотношения (2) представляют собой систему логических уравнений, к
о
торая решается ите
рационным методом
[4]
. В методе простой итерации зад
а
ются начальным приближением искомого вектора
V
и, подставив его в правую
часть (2), получают новое приближение этого вектора, которое подставляют в
правую часть (2) на следующей итерации и т.д. Процесс п
родолжается до сх
о
димости, которая обеспечивается в правильно спроектированных схемах. В
случае, когда сходимости нет, используется ограничитель числа итераций. При
подобном завершении вычислений констатируется факт генерации колебаний в
моделируемом устро
йстве.
Синхронное моделирование
позволяет
выявить в схеме такие сугубо ди
-
6
намические ошибки, как статический и динамический риски сбоя. Для этого
используется многозначная логика, причем приходится вводить дополнител
ь
ные логические уровни в дополнение
к тем, которые упоминались выше. Одн
а
ко наиболее полную информацию о схеме удается только при асинхронном
моделировании, что и объясняет широкое распространение программ аси
н
хронного моделирования логических схем.
2. СИСТЕМА АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВ
АНИЯ
DesignLab
7.1
Основу САПР
DesignLab
составляет программа схемотехнического м
о
делирования
Spice
, разработанная в начале 70
-
х годов в Калифорнийском ун
и
верситете. Она оказалась очень удачной, интенсивно совершенствовалась и
стала фактически стандартом п
рограмм такого типа. Первая версия этой пр
о
граммы для
IBM
PC
была создана корпорацией
MicroSim
в 1984 году. Эта и
более поздние версии обеспечивают совместимость с предыдущими версиями
на уровне входного и выходного текстовых форматов. В 1989 г. появилась
ве
р
сия
Pspice
4.0, позволяющая моделировать как аналоговые, так и аналого
-
цифровые устройства. В 1990 г. выпущена новая, пятая, версия этой програ
м
мы, получившая название
Design
Center
, работающая под
Windows
и обеспеч
и
вающая графический ввод схем. Эта про
грамма имеет ряд модификаций, одн
а
ко в 1996 г. появилась новая, седьмая версия программы, названная
DesignLab
.
Вариант
DesignLab
7.1 выпущен фирмой
MicroSim
во второй половине 1996
года. Эта САПР позволяет решать широкий круг задач, связанных с разрабо
т
кой
схемы и ее печатной платы.
2.1. СТРУКТУРА САПР
DesignLab
7.1
САПР имеет традиционную для таких программ организацию. Графич
е
ский редактор
Schematics
, позволяющий готовить библиотеки графических
примитивов (изображений элементов схемы) и моделируемые схемы
, является
оболочкой (управляющей программой) системы, используемой для запуска
о
с
тальных программ. Из нее вызывается программа смешанного, логико
-
схемотехнического моделирования
Pspice
A
/
D
, редактор входных воздействий
StmEd
, графический постпроцессор
Pro
be
, выполняется переход в подсистему
проектирования печатных плат, основой которой является графический реда
к
тор печатных плат
PCBoards
и программа автоматической трассировки
SPECCTRA
. Ниже рассматривается только подсистема логико
-
схемотехнического моделир
ования, причем основной упор делается на особе
н
ностях моделирования логических схем. Рассматриваются лишь некоторые д
е
тали схемотехниченского моделирования, которые необходимо учитывать при
моделировании логических схем с помощью
Pspice
A
/
D
.
7
2.2. ВХОДНОЙ
ЯЗЫК ПРОГРАММЫ
Pspice
В САПР
DesignLab
сохранена общая структура входного языка для оп
и
сания задания на моделирование. Это задание может быть подготовлено без
использования графических средств
Schematics
. Для этого на бумаге рисуется
схема, присваиваются
имена всем узлам схемы и ее компонентам.
С помощью
любого текстового редактора готовится текстовый файл, имеющий расширение
.
cir
и содержащий директивы моделирования и описания компонентов.
Директивы начинаются с символа
.
, за которой следует ее имя. Опи
с
а
ние компонента имеет следующую структуру:
имя компонента
�
имена узлов, к которым подключен компонент
� [
имя м
о
дели
�]
+
числовые данные
�
Здесь и далее в квадратных скобках указаны не обязательные параметры, знак
+ в первой позиции
-
признак строки про
должения. Первый символ имени ко
м
понента определяет тип последнего, для цифровых компонентов это буква
U
.
Формат описания цифровых компонентов:
Uxxx
тип
� [(
список параметров
�)]
+узел источника питания
�
+
узел источника питания
�
список узлов
�
+
имя м
одели динамики
�
имя модели вход
/
выход
�
+
[
MNTYMXDLY
=
выбор значения задержки
�]
+
[
IO
_
LEVEL
=
уровень модели интерфейса
�]
Параметр
тип
�
указывает тип логического устройства. Перечень основных
типов цифровых устройств, используемых в настоящей работе, пр
иведен в
таблице 1.
Таблица 1
Тип
Параметр
Порядок перечисления
выводов
Функциональное назначение
AND
N
Вх.1,вх.2,...,вых.
Логическое И
NAND
N
Вх.1,вх.2,...,вых.
Логическое И
-
НЕ
OR
N
Вх.1,вх.2,...,вых.
Логическое ИЛИ
NOR
N
Вх.1,вх.2,...,вых.
Логическое ИЛИ
-
НЕ
XOR
Нет
Вх.1,вх.2,вых.
Исключающее ИЛИ
XNOR
Нет
Вх.1,вх.2,вых.
Исключающее ИЛИ
-
НЕ
INV
Нет
Вх.,вых.
Инвертор
JKFF
L
S,
R,
C,
J,
K,
Q,
Q
инв
.
JK
-
триггер с отрицательным фронтом
срабатывания и низким уровнем сигнала
установки и сброса
DFF
L
S,
R,
C,
D,
Q,
Q
инв.
D
-
триггер с положительным фронтом
срабатывания и низким уровнем сигнала
установки и сброса
8
Здесь
N
-
число входов логического элемента,
L
-
число триггеров в компоне
н
те. Эти параметры указываются в круглых скобках после типа.
Далее следует
список узлов, к которым подключается компонент. Первыми задаются узлы,
соответствующие источнику питания. Затем указываются остальные узлы в п
о
рядке, приведенном в третьем столбце таблицы 1.
Имя модели динамики имеет стандартное значение
UGA
TE
для первых
семи компонентов таблицы 1 и
UEFF
-
для триггеров. Имя модели вход
/
выход
UIO
для всех цифровых устройств. Эти модели здесь не рассматриваются. Для
моделирования схем будут использоваться соответствующие модели стандар
т
ных ТТЛ ИС, имеющиеся в
библиотеках
DesignLab
.
Параметр
MNTYMXDLY
позволяет выбрать один из наборов времен з
а
держки, заданных в модели динамики. Параметр
IO
_
LEVEL
позволяет выбрать
один из вариантов цифро
-
аналогового и аналого
-
цифрового интерфейса (и
с
пользуется при смешанном моде
лировании).
В системе
DesignLab
модели всех ИС, даже самых простых, оформляю
т
ся в виде подсхем. Это объясняется тем, что, во
-
первых, при таком оформлении
цифрового компонента можно достаточно детально учесть особенности его п
о
ведения и, во
-
вторых, в систем
у заложено небольшое число типов цифровых
элементов (например, всего четыре типа триггеров), тогда как промышле
н
ность выпускает очень широкую номенклатуру таких изделий. Однако практ
и
чески любую цифровую схему невысокой степени интеграции можно описать
под
схемой, собранной из имеющихся цифровых элементов, и использовать ее
как макромодель цифрового компонента.
Рассмотрим описание ТТЛ элемента 2И
-
НЕ:
* 7400 Quadruple 2
-
input Positive
-
Nand Gates
* The TTL Data Book, Vol 2, 1985, TI
*
.subckt 7400 A B Y
+
optional: DPWR=$G_DPWR DGND=$G_DGND
+
params: MNTYMXDLY=0 IO_LEVEL=0
U1 nand(2) DPWR DGND
+
A B Y
+
D_00 IO_STD MNTYMXDLY={MNTYMXDLY}
IO_LEVEL={IO_LEVEL}
.ends
*
.model D_00 ugate (
+
tplhty=11ns
tplhmx=22ns
+
tphlty=7ns
tphlmx=15ns
+
)
*
.model IO_STD u
io (
+
drvh=96.4
drvl=104
9
+
AtoD1="AtoD_STD"
AtoD2="AtoD_STD_NX"
+
AtoD3="AtoD_STD"
AtoD4="AtoD_STD_NX"
+
DtoA1="DtoA_STD"
DtoA2="DtoA_STD"
+
DtoA3="DtoA_STD"
DtoA4="DtoA_STD"
+ tswhl1=1.373ns tswlh1=3.382ns
+ tswhl2=1.346ns
tswlh2=3.424ns
+ tswhl3=1.511ns tswlh3=3.517ns
+ tswhl4=1.487ns tswlh4=3.564ns
+
DIGPOWER="DIGIFPWR"
+
)
Первые две строки
-
комментарий (
*
-
в первой позиции строки). Описание
подсхемы начинается с директивы
.subckt
и заве
ршается директивой
.ends
.
7400
-
название подсхемы. Оно соответствует названию ТТЛ ИС, выпускаемой
фирмой
Texas
Instruments
, содержащей 4 элемента 2И
-
НЕ. Далее следуют им
е
на выводов подсхемы. В данном случае
A и B
-
входы, Y
-
выход. Ключевое
слово
opti
onal:
определяет необязательные узлы подсхемы, с указанием того,
куда подключать эти узлы, если они не указаны. Здесь это узлы PWR (+5В) и
DGND (
земля
). По умолчанию они подключаются к узлам
$G_PWR и
$G_GN. Это глобальные узлы (их имена начинаются с
$G). Такие узлы с
одинаковыми именами автоматически соединяются в основной цепи и во всех
подсхемах.
Ключевое слово
params:
определяет список параметров, передаваемых
в подсхему. В данном случае передаются два параметра, определяемых пер
е
менными MNTYMX
LY и IO_LEVEL. Здес
ь же определены и их стандартные
значения (0 после знака =). Следует подчеркнуть, что это просто переменные,
которым можно присвоить произвольное значение, а не параметры цифрового
компонента. Их значения затем присваиваются соответствующим параметрам
комп
онента (в фигурных скобках). Это позволяет изменив значение только о
д
ной переменной изменить параметры многих (или всех) компонентов схемы.
Строка, начинающаяся с U1, является описанием цифрового компонента.
В этом описании временные параметры и тип интерф
ейса заданы с помощью
отдельных моделей _00 и IO_ST. Строка описания модели начинается с д
и
рективы
.model
, за ней следует индивидуальное имя модели, стандартное имя
(
ugae или uio), задающее смысл модели и в круглых скобках параметры
модели.
Вс
я эта информация хранится в библиотеке описаний компонентов (те
к
стовый файл с расширением .
lib
), который подключается к описанию модел
и
руемой схемы. В этом файле модель динамики как правило своя для каждого
цифрового компонента. А модель интерфейса общая д
ля большого число ко
м
понентов, что сокращает размер файла библиотеки. Мы не будем рассматр
и
вать эти модели. При выполнении заданий, приведенных в данной работе сл
е
дует использовать стандартные значения этих моделей, приведенные выше.
10
2.3. ГРАФИЧЕСКИЙ ВВ
ОД СХЕМЫ И ЕЕ МОДЕЛИРОВАНИЕ
Основное назначение графического редактора
Schematics
-
подготовка
библиотек графических символов (условно
-
графических изображений, УГИ)
компонентов схемы, графического изображения моделируемой схемы, пар
а
метров управляющих сигн
алов, списка подключаемых файлов и, если необх
о
димо, параметров, управляющих ходом вычислительного процесса. После з
а
грузки графического редактора под управлением
WINDOWS
выводится его о
с
новное окно. Его организация традиционна. На верхней панели приведено
н
а
звание программы и имя файла схемы, ниже
-
строка меню, под ней
-
два р
я
да кнопок, дублирующих некоторые команды. Основную часть окна занимает
о
б
ласть графического изображения. Справа и снизу расположены полосы пр
о
крутки. И, наконец, под нижней полосой
прокрутки размещается строка с
о
ст
о
яний. В ней слева
приведены координаты курсора, в центре
-
сообщения пр
о
граммы, справа
-
название текущей команды.
Редактирование графических символов компонентов
УГИ компонентов содержатся в библиотеках (в файлах с расшир
ением
.
slb
). Рассмотрим, кратко, методику подготовки такой библиотеки на примере
логического элемента 2И
-
НЕ. При этом мы не будем выполнять всю работу
заново, а скопируем графику и атрибуты подходящего компонента и отреда
к
тируем его.
1. По команде
File
/
Edit
Library
переходим в режим редактирования би
б
лиотек. Строка меню изменяется, в ней появляются команды редактирования
библиотек.
2. По команде
File
/
New
будем создавать новую библиотеку, либо, если
библиотека уже создана, по команде
File
/
Open
открываем
ее.
3. Копируем подходящий компонент из любой имеющейся библиотеки
(команда
Part
/
Copy
Part
.
4. Удаляем некоторые (или все) элементы УГИ. Для этого помечаем эл
е
мент (он подсвечивается красным цветом) и командой
Edit
/
Cat
или клавишей
удаляем его.
5
. Р
исуем все элементы УГИ, за исключением выводов компонента
(рис.1). На рис. 1 это вертикальный прямоугольник, окружность (признак и
н
версного выхода) и символ
&
(
признак элемента И). Для этого используются
команды
Graphics
/
Box
,
Graphics
/
Circle
и
Graphics
/
Tex
t
.
6. По команде
Graphics
/
Pin
наносим изображения выводов в порядке,
помеченном на рис. 1. Прежде чем нажатием левой кнопки зафиксировать п
о
ложение вывода,
горячими
клавишами его можно зеркально отобразить
(
Ctrl
+
F
) или повернуть на 90
(
Ctrl
+
R
). Конец ка
ждого вывода (помечен крест
и
ком) должен быть направлен наружу. Вместе с изображением вывода на рису
н
ке появляются его текстовые атрибуты, которые редактируются после нан
е
се
-
11
ния последнего вывода (двойное нажатие левой кнопки). Порядок нанесения
выводов
произвольный, однако он должен соответствовать текстовому опис
а
нию компонента в библиотеке
.
lib
.
Рис. 1
7. Редактируем атрибуты выводов. В данном случае делаем их скрытыми.
Выводы 4 (
земля
) и 5 (
питание
) тоже делаем скрытыми
.
8. По команде
Graphics
/
Origin
отмечаем начало координат на чертеже
символа. Его обычно связывают с одним из выводов компонента, который п
о
мечается квадратиком.
9. По окончании построения графики по команде
Graphics
/
Bbox
охват
ы
ваем весь рисунок штриховым
прямоугольником. Он является внешним конт
у
ром компонента, который облегчает его размещение на рисунке схемы. Выв
о
ды 4 и 5 остались вне этого контура, т.к. они скрытые.
10. Завершаем подготовку компонента редактированием его атрибутов по
команде
Edit
/
Attrib
ute
. Атрибуты компонента это несколько строк текста. Для
элемента 2И
-
НЕ они имеют следующий вид;
PART=nand
MODEL=nand
REFDES=DD
TEMPLATE=X^@REFDES %A %B %Y %PWR %GND @MODEL PARAMS:
\
n+
[email protected]_LEVEL [email protected]
IO_LEVEL=0
MNTYMXDLY=0
ipin(P
WR)=$G_DPWR
ipin
(
GND
)=$
G
_
DGND
PART
-
имя символа компонента, под которым он заносится в библиотеку си
м
волов (файл с расширением
.
slb
). В данном случае это
nand
.
MODEL
-
имя подсхемы в библиотеке описаний компонентов
(в файле с ра
с
ширением
.
lib
), описыв
ающей поведение данного компонента.
REFDES
=
DD
-
префикс имени компонента на схеме. В отечественной технич
е
ской литературе принято обозначать цифровые компоненты
DDxx
(
xx
-
ц
е
лое
12
число). При подготовке схемы редактор
Schematics
будет автоматически пр
о
ст
авлять такие имена.
IO
_
LEVEL
=0
и
MNTYMXDLY
=0
-
значения параметров по умолчанию.
ipin
(
PWR
)=$
G
_
DPWR
и
ipin
(
GND
)=$
G
_
DGND
-
узлы подключения выводов по
умолчанию.
TEMPLATE
-
шаблон, в соответствии с которым в текстовом описании задания
на моделирование будет
вставлена строка, описывающая данный компонент.
Логический элемент описывается подсхемой, имя которой начинается с симв
о
лов
X
_, за которыми следует обозначение компонента на схеме. Далее следуют
узлы подключения, имя модели и параметры. Символы
\
n
означают
перенос
строки, т.е. описание компонента будет состоять из двух строк, причем вторая
строка начинается со знака
+
. Описание компонента может иметь, например,
следующий вид:
X
_
DD
2 3 6 8
G
_
DPWR
G
_
DGND
nand
PARAMS
:
+
IO
_
LEVEL
=0
MNTYMXDLY
=
0
При редактировании атрибута
TEMPLATE
следует учитывать, что на р
и
сунке УГИ принято проставлять имена выводов. В рассматриваемом примере
(рис. 1) эти имена сделаны невидимыми. Это объясняется тем, что для пр
о
стейших логических элементов (первые 7 элементо
в в табл. 1) нет необходим
о
сти именовать выводы, поскольку на рисунке слева расположены все входы
(они эквивалентны друг другу), а справа
-
единственный выход. Для сложных
компонентов задание имен выводов необходимо. В этом случае используются
стандартные
имена. Например, для
D
-
триггера
C
-
вход синхросигнала,
D
-
и
н
формационный вход,
-
инверсный вход установки,
-
инверсный вход
сброса,
Q
-
выход,
-
инверсный выход. Поэтому строка
TEMPLATE
для
D
-
триггера имеет вид:
TEMPLATE
=
X
^@
REFDES
%
\
S
\
%
D
%
C
%
\
R
\
%
Q
%
\
Q
\
%
PWR
%
GND
@
MODEL
PARAMS
:
\
n
+
IO
_
LEVEL
[email protected]
IO
_
LEVEL
MNTYMXDLY
[email protected]
MNTYMXDLY
.
Инверсия отмечается обратными наклонными чертами. На рисунке УГИ это
приводит к появлению черты над именем вывода.
11. Сох
раняем компонент в библиотеке
Part
/
Save
to
Library
и перех
о
дим к редактированию другого компонента. Если это последний компонент,
сохраняем библиотеку (
File
/
Save
)
и завершаем работу
(
File
/
Exit
)
.
Подготовка схемы и ее моделирование
Подготовка схемы состоит
в размещении на поле рисунка УГИ всех ко
м
понентов схемы и нанесении проводов, соединяющих выводы компонентов. По
команде
Draw
/
New
Part
выбираем компонент и наносим его на рисунок.
Внешний контур компонента указывает его геометрические размеры, что о
б
ле
гчает корректное взаимное размещение компонентов. По команде
Draw
/
Wire
13
рисуем провода. Для этого подводим курсор к выводу компонента или к уже
имеющемуся проводу, нажатием левой клавиши мыши отмечаем начало пр
о
водника и далее проводим его до другого вы
вода компонента или другого пр
о
водника. Все изломы выполняем одинарным нажатием левой клавиши. Пр
о
кладка данного проводника завершается либо на свободном выводе компоне
н
та, либо на другом проводе. Двойным нажатием левой клавиши или одинарным
нажатием право
й завершаем ввод всех проводов. Электрическое соединение
пересекающихся проводников отмечается точкой.
В стандартных библиотеках системы
DesignLab
имеются компоненты,
облегчающие подготовку и моделирование схем. Это источники постоянных
логических сигналов
-
логический 0 (
LO
, рис.2а) и логическая 1 (
HI
,
рис.2б). Их удобно использовать, когда в схеме есть узлы, имеющие постоя
н
ный логический уровень.
а
б
Рис.2
Компонент
OUT
(рис.3) подключается ко всем незадействованным в
ы
водам компонентов схемы. Компонент
DigStim
(рис.4) является генератором
управляющих цифровых сигналов.
Рис.3
Рис.4
Рассмотрим пример подготовки и моделирования двоичного полусумм
а
тора (рис.5). Наносим на схему все компоненты, с
оединяем их проводами.
Имена компонентов проставляются автоматически (на рисунке они не показ
а
ны). Нажимаем левую клавишу на надписях
STIMULUS
, присваиваем имена
генераторам сигналов,
a
и
b
. Именуем компоненты
OUT
-
s
и
p
.
Двойное
н
а
жатие левой клавиши н
а УГИ цифрового генератора вызывает редактор
вхо
д
ных воздействий
StmEd
. Частота генератора
DSTM
1
-
1000кГц,
DSTM
2
-
1500кГц. Выходим из редактора
File
/
Exit
, сохранив параметры генераторов.
Задаем режимы моделирования
Analysis
/
/
Transient
выбирая
Step
-
0.2
us
и
Final
Time
-
1
us
и выполняем моделирование
Analysis
/
Simulate
.
Моделирование завершается автоматическим вызовом графического
постпроцессора
Probe
. Нас интересуют входные сигналы (
DSTM
1,
DSTM
2)
и
выходные сигналы
-
суммы (
S
)
и переноса
(
P
).
По
команде
Trase
/
Add
выводи
т
ся список всех имеющихся сигналов. Выбираем интересующие нас. Получаем
временную диаграмму работы сумматора (рис. 6).
14
Рис. 5.
Рис. 6
Отметим следующую особенность данного устрой
ства. При подаче на
один из входов логической 1, при условии что на другом входе единичный си
г
нал уже присутствует, сигнал переноса (логическая 1 на выходе
P
) формируе
т
ся раньше, чем на выходе
S
появится 0. Т.е. в течение определенного интервала
времени (с
редствами программы
Probe
его можно точно установить) сумматор
работает неверно. Такая особенность характерна для многих асинхронных
ус
т
ройств.
3. ЗАДАНИЯ ДЛЯ САМОСТОЯТЕЛЬНОЙ И ИНДИВИДУАЛЬНОЙ
РАБОТЫ
3.1. Подготовить описание и проверить правильность работы
логических эле
-
ментов
2И
-
НЕ
(рис.7а),
2И
(рис. 7б),
2ИЛИ
-
НЕ
(рис. 7в),
2ИЛИ
(рис.7г),
ИСКЛЮЧАЮЩЕЕ ИЛИ
-
НЕ
(рис. 7д),
ИСКЛЮЧАЮЩЕЕ ИЛИ
(
рис. 7е
).
а
б
в
г
д
е
Рис. 7
15
3.2. Подготовить описание инвертора (имеет один вход), варианты 3х
-
и
4х
-
входовых логических элементов
И
-
НЕ
,
И
,
ИЛИ
-
НЕ
,
ИЛИ
. Проверить
правильность их работы.
3
.
3
. Подготовить схему устройства выделения переднего и заднего фро
н
тов прямоугольного импульса (рис. 8), построить его временную диаграмму,
определить максимальную частоту входного сигнала (скважность 0,5).
Рис.8
3.
4
. Подготовить с
хемы двоичных полусумматоров (рис.9), построить их
временные диаграммы.
Здесь
A
и
B
-
слагаемые,
S
-
сумма,
P
-
перенос в ста
р
ший разряд.
.
Рис.9
3.
5
. Подготовить схемы полных сумматоров (рис. 10), построить
их вр
е
менные диаграммы и таблицы истинности.
Здесь
A
и
B
-
слагаемые,
Q
-
пер
е
нос из предыдущего разряда,
S
–
сумма,
P
-
перенос в следующий разряд.
а
Рис.10 (начало)
16
Рис. 10
1
7
3.
6
. Подготовить схемы сравнения двухразрядных двоичных чисел (рис.
1
1
), построить их временные диаграммы и таблицы истинности.
Здесь
A
и
B
сравниваемые числа,
R
-
результат сравнения.
а
б
Рис. 11
3.7. П
одготовить схемы, выявляющие большее из двух двухразрядных
двоичных чисел (рис. 12), построить их временные диаграммы и таблицы и
с
тинности.
Здесь
A
и
B
сравниваемые числа, причем
A
1
и
B
1
-
старшие разряды,
A
2
и
B
2
-
младшие разряды,
M
,
N
,
R
-
результаты ср
авнения.
а
Рис. 12 (начало)
18
в
Рис. 12 (окончание)
3.
8
. Подготовить описание и проверить правильность работы
D
-
тригг
е
ра (рис. 1
3
а) и
JK
-
триггера (рис. 13б). Определить максимальную частоту
входного
сигнала (скважность 0,5).
а
б
Рис. 1
3
3.
9
. Подготовить схемы счетчиков
-
делителей на 8 (рис. 1
4
), построить их
временную диаграмму, определить максимальную частоту входного сигнала
(скважность 0,5). Здесь
I
-
вход,
A
,
B
,
C
,
D
,
E
,
F
-
выходы.
а
Рис. 14 (начало)
19
б
Рис. 1
4 (окончание)
3.
10
. Подготовить схемы синхронных двоичных счетчиков (рис. 1
5
), п
о
строить их временную диаграмму, определить максимальную
частоту входного
сигнала (скважность 0,5). Здесь
I
-
счетный вход,
P
-
вход синхронизации,
A
,
B
,
C
,
D
-
выходы.
а
б
в
Рис. 1
5
20
3.
11
. Подготовить схемы асинхронных двоично
-
десят
ичных счетчиков
(рис. 1
6
), построить их временную диаграмму, найти максимальную частоту
входного сигнала (скважность 0,5). Здесь
I
-
счетный вход,
A
,
B
,
C
,
D
-
выходы.
а
б
в
Рис.
1
6
3.
12
. Подготовить схемы счетчиков
-
делителей на 10 (рис. 1
7
), построить
их временную диаграмму, определить максимальную частоту входного сигнала
(скважность 0,5). Здесь
I
-
вход,
O
-
выход.
а
Рис. 17 (начало)
21
б
в
Рис. 1
7 (окончание)
3.
13
. Подготовить схемы синхронных счетчиков
-
делителей на 10 (рис.
1
8
), построить их временную диаграмму, определить максимальную частоту
входного сигнала (скважность 0,5). Здесь
I
-
счетный вход
,
O
-
выход.
а
б
Рис. 18
3.
14
. Подготовить схемы синхронного (рис. 19б) и асинхронного (рис.
19а) реверсивных двоичных счетчиков, построить их временную диаграмму,
определить максимальную частоту входного
сигнала (скважность 0,5). Здесь
I
-
счетный вход,
N
и
M
-
сигналы, определяющие направление счета, С
-
вход
синхронизации,
O
-
выход.
22
а
б
Рис. 19
3.
15
. Подготовить схемы двоично
-
десятичных синхронного (р
ис. 20б) и
асинхронного (рис. 2
0
а) реверсивных счетчиков, построить их временную ди
а
грамму, определить максимальную частоту входного сигнала (скважность 0,5).
Здесь
I
-
счетный вход,
N
и
M
-
сигналы, определяющие направление счета, С
-
вход синхронизации.
При построении временных диаграмм контролировать
состояние на прямых выходах
JK
-
триггеров.
а
б
Рис. 2
0
ЛИТЕРАТУРА
1.
Норенков И.П., Маничев В.Б.
Системы автоматизированного проектирования электронной
и
вычислительной аппаратуры.
-
М.: Высшая школа, 1983.
-
272 с.
2.
Ильин В.Н., Фролкин В.Т., Бутко А.И., Камнева Н.Ю., Тихомирова Е.М.
Автоматизация
схемотехнического проектирования.
-
М.: Радио и связь, 1987.
-
368 с.
3.
Киносита К., Асада К., Карацу О.
Ло
гическое проектирование СБИС
/
Пер. с англ.
-
М.:
Мир, 1988.
-
310 с.
4.
Авдеев Е.В., Еремин А.Т., Норенков И.П., Песков И.М.
Системы автоматизированного пр
о
ектирования в радиоэлектронике.
-
М.: Радио и связь, 1986.
-
367 с.
5.
Разевиг В.Д.
Система схемотехн
ического моделирования и проектирования печатных плат
Design
Center
(
PSpice
)
.
-
М.: СК Пресс, 1996.
-
268 с.
СОДЕРЖАНИЕ
ВВЕДЕНИЕ
3
1.ЛОГИЧЕСКОЕ МОДЕЛИРОВАНИЕ
4
2. САПР
DESIGNLAB
7.1
7
3.
ЗАДАНИЯ ДЛЯ САМОСТОЯТЕЛЬНОЙ
И ИНДИВИДУАЛЬНОЙ РАБОТ
Ы
15
4. СПИСОК ЛИТЕРАТУРЫ
24
Учебное издание
Шевкун
Игорь Михайлович
Методические указания
к лабораторной работе
“ЛОГИЧЕСКОЕ МОДЕЛИРО
ВАНИЕ”
по спецкурсу
“
Автоматизация проектирования в электронике
”
для студентов специальности Н 02.03
физическая электро
ника
В авторской редакции
Ответственный за выпуск И.М.Шевкун
Подписано к печати
24.05.99
г. Формат 60
84
/
8. Бумага офсетная.
Усл. печ. л. 1,4. Уч.
–
изд. л. 1,6. Тираж 30 экз. Заказ____
Отпечатано на копировально
-
множительной технике
факультета радиофизики
и электроники.
Белгосуниверситет 220050, Минск, ул. Курчатова, д. 7.
Приложенные файлы
